3nmの検索メモリーが、全エントリーの不一致を検出して後段の検索を止め、不要な消費エネルギーを抑える。小規模ブロックを組み合わせて構成を変更でき、隣接セルの誤りや書き込み先の誤選択への対策も備える。
第1段の不一致判定で後段の検索を止める
半導体メーカーのルネサスは、3nm FinFETプロセスで三値連想メモリー（TCAM）を開発した。この検索メモリーを構成する各ハードマクロは、全件不一致検出回路と2段のパイプライン検索を備える。
検出回路は第1段の検索で、全エントリーが不一致かどうかを判定する。その結果を第2段の実行制御へ渡し、検索を継続する必要がなければ処理を停止して、不要な消費エネルギーを抑える。
512エントリー構成で低エネルギーと高速検索を両立
ルネサスが示した256ビット×512エントリー構成では、検索エネルギーが0.167 fJ/bitとなった。検索クロックは1.7 GHzで、タイミング負荷を分散したことがこの速度を可能にしたと説明している。
エネルギーと速度にメモリー密度を組み合わせた性能指標は53.8となった。この指標は密度と速度の積をエネルギーで割って算出し、3つの特性を一つの値で表す。
小規模ブロックから大規模な検索構成を生成
検索キーの幅やエントリー数を変更するため、メモリーコンパイラーはキー幅8〜64ビット、32〜128エントリーの小規模なハードマクロに対応する。これらをツールによるソフトマクロの自動生成と組み合わせ、256ビット×4,096エントリーなどの大規模構成を単一マクロとして実現する。
ルネサスは、ハードマクロだけで規模を拡大する従来方式では、バンクやリピーターの増加で周辺回路の面積が増え、タイミング収束も難しくなると説明している。ハードマクロとソフトマクロを統合した新しいTCAMのメモリー密度は、5.27 Mb/mm²となった。
セルの分離と独立したデコーダーで誤りに対処
TCAMでは同じアドレスのセルが物理的に隣接するため、ソフトエラーで2ビット誤りが生じると、1ビット誤りを訂正し2ビット誤りを検出するSECDED ECCでは訂正できない。新しい構成は、ユーザーデータとECCパリティのデータバスを奇数・偶数に分割してセルの間隔を広げ、発生し得る2ビット誤りを訂正可能な1ビット誤りに分散する。
書き込み先の誤選択には、ECCパリティを保持する専用SRAMで対処する。このSRAMはTCAMから独立したアドレスデコーダーを備え、TCAMへの書き込み時に誤ったアドレスが選ばれた場合の検出をしやすくする。