既存のメモリーセル技術と先進的なCMOS技術を接合する第9世代3Dフラッシュメモリーが、512Gb品としてサンプル出荷に入った。キオクシアの測定では、同容量の第6世代品より書き込み性能が61％向上し、書き込み時の電力効率も36％高まった。
120層のセル構造に先進的なCMOSを接合
キオクシアが開発した第9世代3Dフラッシュメモリー「BiCS FLASH」の512Gb TLCは、第5世代のメモリーセル技術に基づく120層の積層プロセスを使う。このセル構造に先進的なCMOS技術を組み合わせている。
両者をつなぐCBAは、CMOSウエハーとメモリーセルアレイのウエハーを、それぞれに適した条件で別々に製造してから接合する技術だ。既存のセル技術と新しいCMOS技術を、一つのメモリーデバイスへ組み込む。
同容量の第6世代品より読み書きと電力効率が向上
キオクシアの測定では、新しい512Gb TLCの書き込み性能が第6世代BiCS FLASHの512Gb TLCより61％、読み出し性能が12％向上した。これらは特定の試験環境で得た最良値であり、使用する機器や読み書きするファイルのサイズによって性能は変わる。
同じ第6世代品との比較で、電力効率は書き込み時に36％、読み出し時に27％向上したとしている。読み書きの性能改善に加え、両方の動作で電力効率も高まった。
NANDインターフェースは3.6Gb/s、実証条件では4.8Gb/s
データ転送にはToggle DDR6.0インターフェースを使い、キオクシアの特定の試験環境で3.6Gb/sのNANDインターフェース性能を示した。この速度はNANDインターフェースの値であり、使用条件によって変わる。
さらにキオクシアは、実証条件下で最大4.8Gb/sの動作を確認した。3.6Gb/sとして示すインターフェース性能とは、確認した条件が異なる。
平面方向の微細化で密度を高め、機能確認用サンプルを出荷
キオクシアは、平面方向の微細化によって、新しい512Gb TLCのビット密度が同容量の第6世代品より8％向上したとしている。120層の積層構造に加え、平面方向の微細化も密度向上に使っている。
この512Gb品はサンプル出荷が始まっており、出荷品は機能確認を目的とする。量産品では仕様が異なる可能性があり、量産開始は2025年度を計画している。